לוגיקה סינכרונית. מרצה: יפתח גילעדי, פלאפון: מיל:

Transcription

1 לוגיקה סינכרונית מרצה: יפתח גילעדי, פלאפון: מיל:

2 לוגיקה סינכרוני ת סינכרונית לפי דופקי השעון, התהליך רץ. כל פ ו לס של ה ש ע ו ן היחידה הבסיסית ביותר בלוגיקה הסינכרונית הם ללא ספק הפליפ פלופים.(F.F) אז כ יצ ד נת אר,F.F ב.VHDL נזכ יר ק ו ד ם מנק ו דת מ בט של ח ו מ רה כ יצ ד נראה ופ ו ע ל ה F.F הפש וט ב י ו תר.D-type F.F

3 D type F.F מסומן בחומרה באופן הבא: ניתן להבחין כי לרכיב 5 פורטים, כניסת שעון.Reset ו Set כניסת, Clk רגל כניסה D,רגל יציאה, Q נתעלם כרגע מרגלי ה,Preset פעולת הרכיב היא כדלקמן: ברגע שמגיעה עליית שעון ברגל ה clk היציאה Q מתעדכנת בערך חדש על פי הערך המצוי ב D.

4 D type F.F library ieee; use ieee.std_logic_1164.all; ENTITY dff_logic IS PORT ( d,clk : in std_logic; q : out std_logic); END dff_logic; להל ן ת י א ור המ עגל ב :VHDL ARCHITECTURE beh OF dff_logic IS BEGIN process(clk) begin if Clk'Event and Clk = '1' then q <= d; end if; end process; END beh;

5 הבדלים בין Dff ל D latch מהו ההבדל בין ה Dff ל D? latch Latch D נראה באופן הבא: בדלגלג מסוג נועל הפעילות מתבצעת לפי רמה לוגית ולא לפי דרבון קצה. כלומר Q מתעדכן ב ערך של D כל עוד הרמה הלוגית של ENA היא 1 (או 0 אם הוא פעיל בנמוך). לכן ניתן להגיד כי הנועל שקוף ברמה הפעילה ומעביר כל שינוי בכניסה לשינוי ביציאה מידית אך נעול או חוסם שינוים בכניסה עבור הרמה הלא פעילה.

6 D latch בשפת תיאור ח ומרה library ieee; use ieee.std_logic_1164.all; ENTITY dlatch_logic IS PORT ( d,ena : in std_logic; q : out std_logic); END dlatch_logic; להלן הקוד שיצור דלגלג נועל מסוג D: ARCHITECTURE beh OF dlatch_logic IS BEGIN process(ena,d) begin if (ENA = '1 ) then q <= d; end if; end process; END beh;

7 דלגלגים נוספים כיצד אם כן נתאר דלגלג מסוג T? נזכיר כי דלגלג מסוג T יראה באופן הבא: דלגלג מס וג T גורם ל ה יפ וך מצב של המ ו צא כל על י י ת ש ע ו ן כל ע ו ד T נמצא ברמה הפ ע י לה, אם T ברמה ה לא פע יל ה אז ה וא ש ו מר את מצב ה מ וצ א כפ י שה י ה.

8 Tff בשפת תיאו ר חומרה library ieee; use ieee.std_logic_1164.all; ENTITY tff_logic IS PORT ( T,Clk : in std_logic; q : out std_logic); END tff_logic; להלן הקוד שיצור דלגלג T: type ARCHITECTURE beh OF tff_logic IS BEGIN process(clk) begin if Clk Event and Clk = '1 then if (T = 1 ) q <= not(q); end if; end process; END beh;

9 תיאור ש ל רגיסטר בשפת תיאור חומרה ENTITY Reg_logic IS PORT ( d : in std_logic_vector(7 downto 0); Clk : in std_logic; q : out std_logic_vector(7 downto 0)); END Reg_logic; ARCHITECTURE beh OF Reg_logic IS BEGIN process(clk) begin if Clk'Event and Clk = '1' then q <= d; end if; end process; END beh; זכר ו כ י רגי סטר ה וא ל מ עש ה אסו פה ש ל דלגלג ים מס וג -D type F.F ולכ ן

10 Preset סינכרוני ואסינכ רוני כפי שראינו מלבד q,d,clk ו ENA נהוג לתת לדלגלגים גם אותו Preset אותות המאלצים ערך מסויים במוצא ללא תלות במצב הכניסה או השעון. לדוגמא אם ערך ה RESET יהיה פעיל המוצא יהיה 0 ללא תלות בכניסה או בשעון ורק לאחר שחרור ה Reset הרכיב יתחיל לעבוד. ה הבדל בין אות סינכרוני לאות אסינכרוני ברור ומובהק היטב, אות סינכרוני הוא אות שמגיע או פועל בתלות(בסינכרון) אם אות אחר לרוב אות שעון. לעומת זאת אות אסינכרוני פועל באופן עצמאי וללא תלות בשעון או סיגנל אחר

11 Preset סינכרוני ואסינכ רוני כיצד יראה הקוד עבור Reset ו אסינכרונים? Set סינ כר ונ י י ם ו process(clk,clr,d,set) begin If Clr = 1 then q <= 0 ; elsif Set = 0 then q <= 1 ; q <= d; end if; end process; elsif Clk Event and Clk = '1 then אותותאסינכרוניםאינםתלוייםבשעון

12 Preset סינכרוני ואסינכ רוני process(clk,clr,d,set) begin If Clk Event and Clk = '1 then if Clr = 1 then q <= 0 ; elsif Set = 0 then q <= 1 ; else q <= d; end if; end process; כעת Reset ו Set סינ כרו נ י י ם: כעת הא ו תו ת לו יי ם בעליי ת שע ון ו ל כן הם סינכרונ ים

13 מימוש ר כיבים ס י נכרוניים כ יצ ד נמ מש מו נה? מונה הוא למעשה רגיסטר מיוחד בעל X ביטים המסוגל לעלות את ערכו באחד עם כל עליית שעון, בנוסף יש לו רגל reset שמאפסת אותו ורגל Set שמאלצת ערך מסויים ולעתיים רבות יש לו גם רגל כניסה מיוחדת המאפשרת הכנסת ערך מבחוץ למונה.

14 מימוש מונה 4 ביט עם טעינה מקבילית המונה הנ"ל הוא בגול 4 ביט ויש לו רגלים לאיתחול ולקביעת ערך אסינכרוניות רגל לטעינת ערך סינכרונית ועבור כל עליית שעון המונה מקדם את עצמו באחד.

15 תיאור ה מונה בשפת (#1)VHDL library ieee; use ieee.std_logic_1164.all; Use work.std_arith.all; ENTITY counter IS PORT ( d : in std_logic_vector(3 downto 0); Clk,Reset_n,Set_n,Load_n : in std_logic; q : buffer std_logic_vector(3 downto 0)); END counter; מבנ ה ה Entity (המ מ שק)

16 תיאור ה מונה בשפת (#2)VHDL ARCHITECTURE beh OF counter IS BEGIN process(clk,reset_n,set_n,d,load_n) begin if (Reset_n = 0 ) then q <= (others => 0 ); elsif(set_n = 0 ) then q <= (1,0,1, others = > 1 ); elsif Rising_edge(Clk) then if (Load_n = 0 ) then q <= d; Else q <= q + 1 ; end if; end process; END beh;

17 מימוש מונה 4 ביט עם טעינה מקבילית( 2# ) אפשר לש ד רג את המו נה שבנ י נ ו בד וגמ א הנ"ל ע"י ש ימ ו ש ברגל ים ד ו-כ י ו ונ י ו ת שגם י חז י ק ו את ערך המ ו נה וגם י שמ ש ו ככנ י סה ל ע רך חדש. הרכ יב ה ח ד ש ירא ה כך

18 תיאור ה מונה החדש בש פת (#1)VHDL library ieee; use ieee.std_logic_1164.all; Use work.std_arith.all; ENTITY counter_b IS PORT ( Clk,Reset_n,Set_n,Load_n,Oe : in std_logic; q : inout std_logic_vector(3 downto 0)); END counter_b; מבנ ה ה Entity (המ מ שק)

19 תיאור ה מונה החדש בש פת (#2)VHDL ARCHITECTURE beh OF counter_b IS Signal cnt : std_logic_vector; BEGIN process(clk,reset_n,set_n,d,load_n) begin if (Reset_n = 0 ) then q <= (others => 0 ); elsif(set_n = 0 ) then q <= (1,0,1, others = > 1 ); elsif Rising_edge(Clk) then if (Load_n = 0 ) then cnt <= q; Else cnt <= cnt + 1 ; end if; end process; q <= (others => Z ) when Oe = 0 else cnt; END beh;

20 מקורות נוספים 1. VHDL / Douglas Perry 2. VHDL For Programmable Logic / Kevin Skahill 3. Evita VHDL interactive Tutorial 4.